Latch versus Register. Static Register design. Master. Register. Typical standard cell static register6. fase bassa del clock

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Blaze Miles
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1 Latch versus Register 1 Static Register design 4 Latch (trasparente su =) stores data when clock is low Register stores data when clock rises 1 input data NOT on an high impedance node two clock phases: avoiding clock overlap 4 Master-Slave (Edge-Triggered) Register 2 Registro statico master-slave slave 1 5 Slave Master CLK 1 1 CLK CLK Two opposite latches trigger on edge Also called master-slave latch pair 2 5 Adapted EE141 from J. Rabaey73 et al, igital Integrated Circuits 2nd, 23 Prentice Hall/Pearson a.a Latch statico trasparente durante la fase bassa del clock 3 Typical standard cell static register6 Inv4 Inv6 Inv3 Inv5 3 Inv7 Inv8 φ andφ locally generated and buffered 6

2 Registro statico master-slave slave 2 7 ynamic master slave register 1 1 Cin,2 Inv3 2 2 Cin,4 Inv4 two clock phases: avoiding clock overlap F and φ generation 8 Single phase dynamic latch pc2mos trasparente F = Latch dinamico trasparente durante la fase alta del clock 9 Single phase dynamic latch nc2mos trasparente F =Vdd 12 1 Cin,2 Memory = Cin,2 = Vdd, = latch trasparente =, = Vdd latch in memorizzazione 9 12

3 Registro dinamico master-slave slave PC2MOS NC2MOS 13 Registro dinamico master-slave slave SPLITp-SPLITn SPLITn memorizzazione C Single phase dynamic latch SPLITp trasparente F = 14 Registro dinamico TSPC 17 V A1,min = -Vtp Single phase dynamic latch SPLITn trasparente F =Vdd V B2,max = Vdd -Vtn 15 Register Parameters Setup e hold sono calcolati rispetto al fronte di campionamento 18 T t hold t su t c-q 15 elays can be different for rising and falling data transitions 18

4 Maximum Frequency 19 Setup Illustrations 22 Circuit before clock arrival (Setup-1 case) CLK In R Combinational 1 R Logic 2 X Y Out 1 - elay T - t clk, + t p,rc > t hold ata t clk- + t p,rc + t setup T ck Setup/Hold Illustrations (dynamic latch) 2 Setup Illustrations 23 Circuit before clock arrival (Setup-1 case) 1 Cin,2 1 - elay T - Memory = Cin,2 ata = Vdd, = latch trasparente =, = Vdd latch in memorizzazione 2 23 Setup Illustrations (dynamic latch) 21 Setup Illustrations 24 Circuit before clock arrival (Setup-1 case) Circuit before clock arrival (Setup-1 case) 1 - elay 1 - elay T - T - ata ata 21 24

Hold Illustrations 25 Hold Illustrations

5 Hold Illustrations 25 Hold Illustrations 28 Hold-1 case Hold-1 case 1 - elay 1 - elay T - T - ata ata Hold Illustrations 26 Convenzioni 29 Hold-1 case 1 - elay T - ata Hold Illustrations 27 Convenzioni 3 Hold-1 case 1 - elay T - ata 27 3

6 Registro dinamico master-slave slave PC2MOS-NC2MOS Tsu, =L Tsu =H 31 Registro statico master-slave slave 1 memorizzazione: bistabile Tsu Registro dinamico master-slave slave 1 memorizzazione C 1 1 Thold =L se =H dopo la commutazione del, per non avere errrore M2 deve essere OFF Thold =H se =L dopo la commutazione del CL, per non avere errore M1 deve essere OFF 32 Registro statico master-slave slave 1 Thold 35 M1 M Registro dinamico master-slave slave 1 memorizzazione C 1 T,HL T,LH 33 Registro statico master-slave slave 1 T,

7 Latch TSPC1 a precarica durante F = (memorizzazione) F = primo stadio in precarica, uscita in alta impedenza F = Vdd primo stadio in valutazione, uscita segue l ingresso l unica transizione ammessa all ingresso è L-H 37 Registro dinamico TSPC memorizzazione C q1 Thold ato =H carica O1 interrotta da M1 Thold ato =L la tensione sul nodo O1 deve rimanere costante durante il transitorio di scarica di O2 4 O2 M1 O Registro dinamico TSPC memorizzazione C O1 single PC2MOS Latch ntspc1 38 Registro dinamico TSPC memorizzazione C q1 T,LH scarica O2, carica T,HL scarica (O2 è già al valore di precarica) 41 O2 O2 O1 M1 O Registro dinamico TSPC memorizzazione C O1 39 area CMOS.13um 42 Tsu ato = L carica O1 Tsu ato =H scarica O1 (e verificare che la durata della fase bassa del clock assicuri la precarica di O2 ) potenza statica (pw) O2 segnale di clock: Cin (pf) O1 39 durata minima delle fasi alta e bassa del clock (ns) Energia associata alle transizioni del clock per differenti valori di e (pj) 42

setup time in funzione della durata della transizione del segnale di clock (ns) 43 46 44 47 T P, e T slope,out in

8 segnale di dato: Cin (pf) Energia associata alle transizioni del dato per differenti valori di e del clock (pj) 43 Esercitazione: progetto registri 46 hold time in funzione della durata della transizione del segnale di clock (ns) setup time in funzione della durata della transizione del segnale di clock (ns) T P, e T slope,out in funzione della capacità di carico e della durata della transizione del segnale di clock Convenzioni

9 Non-precharged Latch Parameters PW m positive latch t hold T Setup e hold sono calcolati rispetto allo stesso fronte (quello che fa passare dalla fase di trasparenza a quella di memorizzazione) t su 49 Latch TSPC1 a precarica durante F = Vdd (memorizzazione) F = Vdd primo stadio in precarica, uscita in alta impedenza F = primo stadio in valutazione, uscita segue l ingresso l unica transizione ammessa all ingresso è H-L 52 t c-q t d-q elays can be different for rising and falling data transitions Latch TSPC1 a precarica durante F = (memorizzazione) F = primo stadio in precarica, uscita in alta impedenza F = Vdd primo stadio in valutazione, uscita segue l ingresso l unica transizione ammessa all ingresso è L-H 5 One-phase Logic (F( Section) One-phase logic (F Section) 51 Latch TSPC2 a precarica durante F = (memorizzazione)

10 Latch TSPC2 a precarica durante F = Vdd (memorizzazione) 55 55

Latch versus Register

Latch versus Register 1 Latch (trasparente su CK=0) stores data when clock is low Clk Q Register stores data when clock rises Clk Q Clk Q Clk Q 1 Elenco registri 2 statico master-slave 1 statico master-slave